应对EMI干扰的PCB的布局原则

之前聊过电磁干扰（EMI），今天继续讨论有关PCB布局技术的问题，着重于以 PCB的布线原则来降低发射体杂讯的强度与提升电路对杂讯的免疫能力。

1、元件的放置
PCB 布局之前应先注意将元件放置(placement)在适当的位置，一方面需考虑电路板外部接线端子的位置，另一方面也需考虑不同性质的电路应予以适当的区隔。

低阶类比、高速数位以及杂讯电路(继电器、高电流开关等等) 应加以分隔以降低子系统间的耦合。当放置元件时，应同时考虑子系统电路间的内部电路绕线，特别是时序及震荡电路。为了去除EMI的潜在问题，应该系统化的检查元件放置与线路布局，返覆检视及修正布线一直到确定所有的 EMI风险降低到最低为止，简而言之，事先的防范是将低EMI干扰问题的首要原则。下图说明不同性质电路的区隔概念。

将PCB上不同性质的电路予以隔离

将PCB上不同性质的电路予以隔离

2、接地的布局

一个电子设备的设计关键即在于具有强韧的与可靠的电源系统，而接地布局尤为其中关键。

事实上，接地可视为所有好的PCB设计的基础。大部分的EMI问题皆可藉由良好的接地来解决。

3、接地噪声的定义

降低地线杂讯对系统影响的关键在于了解产生接地杂讯的机制。接地杂讯的主要关键在于所有的地线都有些微的阻抗，对所有的电路而言，电流都必须流经地线，那些有限的接地阻抗电就会在地线上产生压降，这些压降则会耦合到相关的电路而形成杂讯。

由于传输线具有电感性(杂散电感)，因此线上的瞬间突波电流(surge current)，将引发极大的脉冲电压。电感的端电压与其流过之电流有下列关系：

电感的端电压与其流过之电流有下列关系

高频率数位系统当电晶体开关时曾产生突波电流；类比系统则在负载电流改变时产生瞬间的电流变化。举例来说，一个闸在"ON"而载有4 mA的电流时，突然开关切到"OFF"且现在载有0.6 mA的电流，假设开关时间为4 msec，载有450 mH的电感信号的导体，此时所产生的电压突波为：

电压突波

如同稍早提到的，较快速的系统产生较快的上升时间；假设在一个产品生命周期中的下一个设计具更快速的时钟频率，如果新逻辑的上升时间是旧的两倍，则新设计的杂讯也是旧的二倍强度。

大部分的数位系统较类比系统具有更高的杂讯免疫力。接地系统的低阶杂讯会严重的影响类比系统低阶讯号放大器的讯号品质，杂讯也会因共同阻抗而耦合到其它相关电路，下图说明在共同阻抗情况下的信号耦合传导方式。

共同阻抗耦合

共同阻抗耦合

上图中两个信号汇合端的电压分别产生自类比与数位的子电路系统，由于共同阻抗Z3使得两者彼此分享产生的杂讯，在系统接地点和汇合点之间，将产生一个偏移(offset)。在数位系统中，此偏移将成为是动态的杂讯，且会影响到类比电路低阶讯号的高频响应。

4、降低接地噪声
一个设计良好的接地系统其优点是课在不增加元件成本的前提下提高系同的电磁兼容性。一个良好的接地系统的基本目标是降低流过接地阻抗的电流所产生的噪声电压。因此，设计接地系统时，一个基本的问题是，电流如何在系统中流动?静音和噪声的接地回路是否混杂在一起？

根据系统使用的电路类型与工作频率，设计具有低阻抗路的接地回路。大部分以为处理器为主的系统都含有高频数位逻辑与低阶类比电路，有些系统甚至具有易产生杂讯的继电器和高电流开关。如同前面所提到的，这些电路应该予以区隔且接地回路不能混杂一起，相似的电路应该放置在一起。

高速数位电路必须对所有的回路提供低阻抗的线路；设计接地系统要尽可能包含很多的平行接地线路，这会减少接地回路的电感。此概念推至极至，即形成接地平面；虽然接地平面能最有效的降低接地杂讯，但多层PCB将提高成本，因此必须整体考量，决定采行的方式。

如果接地平面不够经济，那就使用单点接地。单点或星状接地连结所有接地绕线到终端接地点，此法可降低系统间的共同阻抗。虽然由于空间的限制，使得此法在实际布线时可能造成困难，但降低共同阻抗则是设计的基本原则。

导体电感与其直径或宽度成反比但正比于其长度。减少电感要尽可能使用短和宽的绕线，以45度的绕线取代90度以减少传输反射。

我们应当记住电流最后终会流回源端，在某些电路板布局中，不适当的电路布局会形成一个种对电磁辐射极为敏感的大回路，并将噪声耦合到接地系统中。一般规则是尽可能减少接地回路(ground loop)的尺寸，图8为二层PCB单点接地系统的例子。图9是一个具有三种不同接地系统的印刷电路板地线布线配置，其中包含了较易产生噪声的电路(on board switching power supply, relay, base drive, high-currentswitching devices)、低阶类比讯号处理电路(A/D, D/A, analog filter)、高频数位电路(MCU, DSP, memory)，这三种不同性质电路的地线，应当分别拉线、彼此隔离，再以单点方式予以连接。

单点接地的电源系统

单点接地的电源系统

一个具有三种不同接地系统的印刷电路板地线布线配置

一个具有三种不同接地系统的印刷电路板地线布线配置

5、电源线的布局与解耦
PCB 的地线布局完成之后，接下来就是电源线的布局。若空间许可，电源线应与地线平行，但从实际观点而言，此点未必可行。

电源线的杂讯通常可藉由适当的电源滤波电容与解耦电容将之滤除，网状的地线(或接地平面)较网状的电源线更为重要，因此布局时，应优先考虑地线的布局，其次再考虑电源线的布局。

以下说明一些电源线杂讯抑制的方法。

6、电源线的噪声耦合
PCB上的逻辑闸开关时，在电源线上会产生暂态的脉冲电流，由于电源线多少具有微小的电感性，如下图【电源线的瞬间突波电流 (a) 】所示，因此在电源端产生杂讯干扰。电源线的电感可藉由多层PCB(电源平面)来降低，或使用较慢的逻辑降低开关的速度，但前者将增加成本，而后者则降低了系统的性能。在使用双层PCB的前提下，电源线的杂讯干扰可藉由解耦电容来降低。

PCB的解耦电容可分为两类，一类是置于IC旁的削尖电容(despiking capacitor)，另一类则是置于电源端的大型解耦电容(bulk decoupling capacitor)。IC旁的削尖电容其特质为容量小、频宽高，目的在于提供IC开关时的瞬间脉冲电流。但这些电容也需补充瞬间所损失的电荷，这就必须藉由PCB电源输入端的大型解耦电容来补充电荷，其等效电路如下图【电源线的瞬间突波电流 (b) 】所示，放置的位置则如下图【印刷电路板的网状地线配置】所示。

印刷电路板的网状地线配置

印刷电路板的网状地线配置

电源线的瞬间突波电流 (a) 未加 (b) 加上解耦电容

电源线的瞬间突波电流 (a) 未加 (b) 加上解耦电容

电源端的大型解耦电容其数值虽然不是非常关键，但至少应10倍于所有IC削尖电容的总和，也应放置于PCB的电源输入端。小的0.1uF电容也可应用于电源端与之并联以去除高频噪声，这些电容应该尽量靠近电源端。通常15到20个逻辑IC即需一个大型解耦电容，若PCB上有较多的IC，则每15到20个逻辑IC附近就应适当的放置一个大型解耦电容。

对于以MCU为主的PCB来说，一个大型解耦电容(bulk decouplingcapacitor)通常已足够。良好的解耦电容应具有较小的等效串连电感，钽电解电容(tantalum electrolytic capacitor)或金属化多碳电容(metalizedpolycarbonate capacitor)都有较小的内部电感(internal inductance)，是适当的选择，但铝电解电容(aluminum electrolytic capacitor) 的内部电感通常远高于前者，因此不适宜作为电源解耦电容。

7、数位IC的削尖电容(despiking capacitor)

数位IC旁的削尖电容其特质为频宽高915-150 MHz)、容量小(470-1000 pF)，目的在于提供IC开关时的瞬间脉冲电流。削尖电容并非愈大愈好，符合上述条件的最小电容，即是最佳选择，尽量少用大于0.1mF的电容。数位IC的频率愈高，则电容愈小。0.1 mF电容用在高达15 MHz的系统频率，若超过15 MHz以上，就使用0.01 mF的电容。高频宽、低电感的碟状陶瓷电容(disk ceramic capacitor)或是多层陶瓷电容(multilayer ceramic capacitor)适合用来做为IC间的削尖电容。DRAM由于需要refresh charge，因此需要较大的削尖电容，通常256 K的DRAM需要0.1 mF的削尖电容。

尽可能将电容靠近IC摆置，Vcc和GND脚位在芯片的对面端之标准会形成对EMI敏感的回路，如果IC的电源端靠近则回路是相当小的，如下图【数位IC解耦电容的安置与布线】说明一个典型逻辑IC的电容摆置，把电容放在Vcc和GND的中间位置。

数位IC解耦电容的安置与布线

数位IC解耦电容的安置与布线

8、电源线滤波器 (Power Line Filter)
如果需要进一步滤除电源线的杂讯，可使用LC或p 滤波器(图13)，尽量将滤波器靠近元件，而将其它的信号绕线在滤波器的附近。

电源滤波器

电源滤波器

陶铁磁珠(ferrite Bead)也可用来滤掉不想要的系统高频噪声，它们提供一种较便宜的方式来增加高频衰减，但对直流或低频讯号则不会造成讯号的衰减，对于消除l MHz以上的噪声最为经济有效。

陶铁磁珠的阻抗通常低于100Ω，主要应用于低阻抗的电源电路，如电源供应器、C级功率放大器、谐振电路与SCR开关电路等。如果单珠未能有效滤除高频噪声，也可将多珠串连或多绕几圈，但须注意圈数的增加，将提高杂散电容，这对高频噪声的滤除是不利的。陶铁磁体珠子是圆柱形且能在导体上滑动，用在电源供应器时，应将磁珠靠近PCB的电源输出端，如下图【抑制高频噪声的ferrite bead安置于电源供应器PCB的电源输出端】所示。

抑制高频噪声的ferrite bead安置于电源供应器PCB的电源输出端

抑制高频噪声的ferrite bead安置于电源供应器PCB的电源输出端

9、信号布局
电源线与地线布局完之后，接下来的就是信号线的布局了。在布局数位和类比混合信号的PCB时，勿将数位和类比信号混杂，电路板上的数位电路、类比电路、以及易产生噪声的电路应予以区隔，如上图【第四点 单点接地的电源系统】

试着先绕线最为敏感的线路，并去除电路间的耦合路径。通常与数位电路或噪声产生电路界面的低阶类比电路最容易受到干扰，在绕线时应格外谨慎。

10、数位电路的噪声与布线
类比电路的噪声通常来自于电路板的外部，然而数位电路的噪声则往往由内部产生，因此如何降低内部噪声是数位电路板布线的首要考量因素。

在MCU为主的系统中最敏感的信号是时序、重置和中断线路，震荡器在开机时尤为敏感。千万不要将这些线路与高电流开关线路平行，如此易于被电磁交互耦合信号破坏。此效应容易破坏MCU经由中断码的执行，引起非预期的重置或中断。时序信号受到干扰，将造成失相(losephase)使整个系统失去同步，由于MCU的执行是依据适当的时钟脉波，因此不要期望它们能在EMI的干扰下恢复正常操作。

震荡器或陶瓷共振时钟是一种RF电路，必须绕线以减少它的发射位准及敏感性。如下图【石英或陶瓷共振电路的线路布局】以一个震荡器或陶瓷共振器与DIP包装的例子来说明，尽量将震荡电路的配置靠近MCU，若是震荡器或陶瓷共振器的本体很长，就放在PCB之下并将包装接地。如果震荡器在PCB之外，就将MCU放在离PCB连接器的附近，不然，就将MCU尽量摆近震荡器以缩短绕线距离。震荡线路的地线应该连接元件可能使用最短绕线的接地脚位，电源和接地脚应该直接绕线到PCB的电源部分。下图【PCB『干净的IO』接地与IO电缆线的解耦电容布线方式】说明PCB 干净的I/O接地与I/O电缆线的解耦电容布线方式。

石英或陶瓷共振电路的线路布局

石英或陶瓷共振电路的线路布局

PCB『干净的IO』接地与IO电缆线的解耦电容布线方式

PCB『干净的IO』接地与IO电缆线的解耦电容布线方式

11、类比电路的噪声与布线
低阶信号(low-level signal)容易受到数位信号的干扰；如果类比和数位信号必须混杂，要确定彼此的线路相交成90度角，这将会降低交互耦合(cross coupling)的效应。

如果类比电路的signal reference未与数位线路隔离的话，类比-数位转换器的讯号会受到严重的干扰，因此不可将数位电源和接地直接输入类比-数位转换器的signal reference线路。这些脚位应直接绕线自母板的电源端之参考电压，此电压参考脚位应用 1K欧姆的电阻和1.0 mF电容来滤波。