TI系统级&器件级ESD电路保护设计考虑因素

系统级ESD保护与器件级ESD保护的对比

IC 的 ESD 损坏可发生在任何时候，从装配到板级焊接，再到终端用户人机互动。ESD 相关损坏最早可追溯到半导体发展之初，但在 20 世纪 70 年代微芯片和薄栅氧化 FET 应用于高集成 IC 以后，它才成为一个普遍的问题。所有 IC 都有一些嵌入式器件级 ESD 结构，用于在制造阶段保护 IC 免受 ESD 事件的损坏。这些事件可由三个不同的器件级模型进行模拟：人体模型 (HBM)、机器模型 (MM) 和带电器件模型 (CDM)。HBM 用于模拟用户操作引起的 ESD 事件，MM 用于模拟自动操作引起的 ESD 事件，而 CDM 则模拟产品充电/放电所引起的 ESD 事件。这些模型都用于制造环境下的测试。在这种环境下，装配、最终测试和板级焊接工作均在受控ESD 环境下完成，从而减小暴露器件所承受的 ESD 应力。在制造环境下，IC 一般仅能承受 2-kV HBM 的 ESD电击，而最近出台的小型器件静电规定更是低至 500V。

管在厂房受控 ESD 环境下器件级模型通常已足够，但在系统级测试中它们却差得很远。在终端用户环境下，电压和电流的ESD电击强度要高得多。因此，工业环境使用 另一种方法进行系统级 ESD 测试，其由 IEC 61000-4-2 标准定义。器件级 HBM、MM和CDM 测试的目的都是保证 IC 在制造过程中不受损坏；IEC 61000-4-2规定的系统级测试用于模拟现实世界中的终端用户ESD事件。

IEC 规定了两种系统级测试：接触放电和非接触放电。使用接触放电方法时， 测试模拟器电极与受测器件(DUT) 保持接触。非接触放电时，模拟器的带电电极靠近DUT，同 DUT 之间产生的火花促使放电。

表 1 列出了 IEC 61000-4-2 标准规定的每种方法的测试级别范围。请注意，两种方法的每种测试级别的放电强度并不相同。我们通常在4级（每种方法的最高官方标称级别）以上对应力水平进行逐级测试，直到发生故障点为止。

表 1 接触放电和非接触放电方法的测试电平

接触式放电电平	测试电压(±kV)	非接触式放电电平(±kV)	测试电压(±kV)
1	2	1	2
2	4	2	4
3	6	3	8
4	8	4	15

表 2 器件级模型与 IEC 系统级模型比较

	HUMAN-BODY  MODEL (HBM)	MACHINE  MODEL (MM)	CHARGED-DEVICE  MODEL (CDM)	IEC 61000-4-2 MODEL
Definition	Human body discharging accumulated static	Robotic arm discharging accumulated static	Charged device being grounded	Real-world ESD events
Test Levels (V)	500 to 2000	100 to 200	250 to 2000	2000 to 15000
Pulse Width (ns)	~150	~80	~1	~150
Peak Current at  Applied 2 kV (APK)	1.33	—	~5	7.5
Rise Time	25 ns	—	< 400 ps	< 1 ns
Number of Voltage  Strikes	2	2	2	20

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2022-1-12 14:22 上传

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