LVDS信号的PCB设计

1、 LVDS信号的工作原理和特点
    对于高速电路，尤其是高速数据总线，常用的器件一般有：ECL、BTL、GTL和GTL+等。这些器件的工艺成熟，应用也较为广泛，但都存在一个共同的缺点，即功耗大。
    新兴的CM0S工艺的低压差分信号(Low Voltage Differential Signal，简称LVDS)器件给了我们另一种选择。LVDS低压差分信号，最早由美国国家半导体公司(National Semiconductor)提出的一种高速串行信号传输电平，由于它传输速度快，功耗低，抗干扰能力强，传输距离远，易于匹配等优点，迅速得到诸多芯片制造厂商和应用商的青睐，并通过TIA/EIA (Telecommunication Industry Association/Electronic Industries Association)的确认，成为该组织的标准(ANSI/TIA/EIA-644 standard)。LVDS信号被广泛应用于计算机、通信以及消费电子领域，并被以PCI-Express为代表的第三代I/O标准中采用。
    LVDS器件的工作原理如下：

    如图1所示，其中发送端是一个3.5mA的电流源，产生的3.5mA的电流通过差分线中的一路到接收端。由于接收端对于直流表现为高阻，电流通过接收端的100Ω的匹配电阻产生350mV的电压，同时电流经过差分线的另一路流回发送端。当发送端进行状态变化时，通过改变流经100Ω电阻的电流方向产生有效的'0'和'1' 态。
    LVDS的特点是电流驱动模式，低电压摆幅350mV可以提供更高的信号传输率，使用差分传输的方式，输入信号只与2个信号的差值有关，可将共模干扰抑制掉，可以使信号的噪声和EMI都减少。综上所述，LVDS有以下主要特点：

• 低的输出电压摆幅(350mV)；
• 差分特征是磁干扰相互抵消，消除共模噪声，减少EMI；
• 传输速度快，功耗低，抗干扰能力强，传输距离远，易于匹配等优点。
  

2、 LVDS信号在PCB上的设计
    由LVDS信号的工作原理及特点可以看出：LVDS信号不仅是差分信号，而且还是高速数字信号；因此LVDS传输媒质不管使用的是PCB线对还是电缆，都必须采取措施防止信号在媒质终端发生反射，同时应减少电磁干扰以保证信号的完整性。只要我们在布线时考虑到以上这些要素，设计高速差分线路板并不很困难。下面将简要介绍LVDS信号在PCB 上的设计要点：

• 布成多层板。
  有LVDS信号的印制板一般都要布成多层板。由于LVDS信号属于高速信号，与其相邻的层应为地层，对LVDS信号进行屏蔽防止干扰。另外密度不是很大的板子，在物理空间条件允许的情况下，最好将LVDS信号与其它信号分别放在不同的层。例如，对于四层板，通常可以按以下进行布层：LVDS信号层、地层、电源层、其它信号层。
• LVDS信号阻抗计算与控制。
  LVDS信号的电压摆幅只有350 mV，适于电流驱动的差分信号方式工作。为了确保信号在传输线当中传播时不受反射信号的影响，LVDS信号要求传输线阻抗受控，通常差分阻抗为(100±10)Ω。阻抗控制的好坏直接影响信号完整性及延迟。如何对其进行阻抗控制呢?
  ① 确定走线模式、参数及阻抗计算。LVDS分外层微带线差分模式和内层带状线差分模式两种，分别如图2、图3所示。通过合理设置参数，阻抗可利用相关阻抗计算软件(如POLAR-SI6000、CADENCE的ALLEGRO)计算也可利用阻抗计算公式计算。图2、图3为POLAR-SI6000阻抗计算软件计算阻抗值。
  阻抗计算公式计算阻抗。以上微带线和带状线种方式阻抗计算公式分别为：
  (i)微带线(microstrip)
  Z={87/[sqrt(εr+1.41)]}ln[5.98H/(0.8W+T)]
  其中，W为线宽，T为走线的铜皮厚度，H为走到参考平面的距离，εr是PCB板材质的介电常数(dielectric Constant)。此公式必须在0.1<(W/H)<2.0及1<(εr)<15的情况才能应用。
  (ii)带状线(stripline)
  Z=[60/sqrt(εr)]ln{4H/[0.67π(T+0.8W)]}
  其中，H为两参考平面的距离，并且走线位于参考平面的中间。此公式适应于双线，线间距与抗成正比，必须在W/H<0.35及T/H<0.25的情况才应用。
      由上面两公式可以看出，虽然其计算公式各不同，但阻抗值均与绝缘层厚度成正比，与介电常数、线的厚度及宽度成反比。
  ② 走平行等距线(如图4)。确定走线线宽及间距，在走线时要严格按照计算出的线宽和间距，两线间距要一直保持不变，也就是要保持平行(如图4示)。平行的方式有两种： 一种为两条线走在同一线层(side-by-side)，另一种为两条线走在上下相两层(over-under)。一般尽量避免使用后者即层间差分信号，因为在PCB板的实际加工过程中，由于层叠之间的层压对准精度大大低于同层蚀刻精度，以及层压过程中的介质流失，不能保证差分线的间距等于层间介质厚度，会造成层间差分对的差分阻抗变化。困此建议尽量使用同层内的差分。
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• 紧耦合原则。
  在计算线宽和间距时最好遵守紧耦合的原则，也就是差分对线间距小于或等于线宽。当两条差分信号线距离很近时，电流传输方向相反，其磁场相互抵消，电场相互耦合，电磁辐射也要小得多。
• 走短线、直线。
  为确保信号的质量，LVDS差分对走线应该尽可能地短而直，减少布线中的过孔数，避免差分对布线太长，出现太多的拐弯，拐弯处尽量用45°或弧线，避免90°拐弯。
• 不同差分线对间处理。
  LVDS对走线方式的选择没有限制，微带线和带状线均可，但是必须注意要有良好的参考平面。对不同差分线之间的间距要求间隔不能太小，至少应大于3～5倍差分线间距。必要时在不同差分线对之间加地孔隔离以防止相互问的串扰。
• LVDS信号远离其它信号。
  对LVDS信号和其它信号比如TTL信号，最好使用不同的走线层，如果因为设计限制必须使用同一层走线，LVDS和TTL的距离应该足够远，至少应大于3～5倍差分线间距。
• LVDS差分信号不可以跨平面分割。
  尽管两根差分信号互为回流路径，跨分割不会割断信号的回流，但是跨分割部分的传输线会因为缺少参考平面而导致阻抗的不连续(如图5箭头处所示，其中GND1、GND2为LVDS相邻的地平面)。
• 接收端的匹配电阻的布局。
  对接收端的匹配电阻到接收管脚的距离要尽量靠近。如图5的矩形处为接收端的匹配电阻。
• 匹配电阻的精度要求。
  对于点到点的拓扑，走线的阻抗通常控制在100Ω，但匹配电阻可以根据实际的情况进行调整。电阻的精度最好是1%～2%。因为根据经验，10%的阻抗不匹配就会产生5%的反射。
  

3、LVDS信号PCB设计实例
    根据以上处理原则，简单介绍一块LVDS信号PCB设计实例，此板为16层多层印制板，叠层与板材(FR-4板材)关系如图6。

    LVDS信号分别走在L1和L16层，L1的屏蔽层为G2，L16屏蔽层为G15(其中G2、G15是一完整的地平面)，这样不但可以减少过孔数、线短，而且每个LVDS信号层都有完整的参考地平面相邻。
    利用POLAR-SI6000计算表面微带差分走线：线宽6mils，线间距为6mils，阻抗理论计算值为99.1Ω。在生产过程中通过严格控制各种参数，利用CITS500S阻抗测试仪测试附连板的阻抗值范围为(95.6～106.8)Ω，完全符合阻抗控制要求。

4、结束语
    在LVDS信号PCB设计上，我们要考虑的因素很多，不仅要考虑与其他信号相互间的影响，更关心是其自身阻抗的控制和线长控制等。

       什么是差分信号：
       通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对线就称为差分线。差分线阻抗怎么算?各种差分信号的阻抗都不一样的，比如USB的D+ D-，差分线阻抗是90ohm，1394的差分线是110ohm，最好先看看规格书或者相关资料。现在已经有很多计算阻抗工具，比如polar的si9000，影响差分阻抗的因素有线宽、差分线间距、介质介电常数、介质的厚度(差分线到参考面之间的介质厚度)，一般是调整差分线间距和线宽来控制差分阻抗的。做板的时候也要跟厂家说明哪些线要控制阻抗。一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲,所有电压信号都是差分的,因为一个电压只能是相对于另一个电压而言的。在某些系统里,系统'地'被用作电压基准点。当'地'当作电压测量基准时，这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。      
       对于PCB LAYOUT工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过 Layout 的人都会了解差分走线的一般要求，pcb设计那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量;等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。 差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率(GHz 以下)，EMI 也不会是很严重的问题，实验表明，相距 500Mils 的差分走线，在3 米之外的辐射能量衰减已经达到 60dB，足以满足 FCC 的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。
　　下面重点讨论一下 PCB 差分信号设计中几个常见的误区：
　　认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制 EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的(10G 以上)IC 封装PCB 设计中经常会用采用，被称为 CPW 结构，可以保证严格的差分阻抗控制(2Z0).