EMC整改中的时钟骚扰源

当我们在EMC整改的时候，很多时候都会遇到如红外热像仪、触摸屏打印机、POS终端、各类大型显示屏、IC/ID卡读卡机、以及一些RF设备这类超高微电子线路的电路，这类电路在过EMC认证的时候，会遇到辐射超标、ESD静电放电抗扰度不合格、EFT瞬变脉冲群抗扰度不合格、以及RS、CS等相关测试项不合格。这类设备为什么在emc测试过认证方面会遇到很多的阻力呢？其中它们有一个共同的特点，那就是都是高速的电子线路，既然高速也就是说它们的工作状态非常快、主频高。这类电子设备的工作状态0或者1，主频高，也就会在这些0与1工作状态的高速转变下，产生强大的宽带骚扰骚扰源通过线路或者临近的导线以天线的方式向外发射骚扰。同样的这类设备会在外界的强脉冲骚扰下，导致系统时钟紊乱，导致程序出错等致性能降低至不符合相关EMC标准。

混合电路中往往有时钟产生电路。在高速混合路中，时钟信号的频率很高，谐波极为丰富，电磁波能量通过类似天线的结构向外辐射(天线效应)产生极强的EMI。天线以多种形式存在，如PCB上的走线、跳线、无适当屏蔽的组件、连接器、电缆线等。天线效应的强弱与电磁波频率(波长)和引线长度有关，频率越高或引线越长，天线效应越强。测试表明，在高频电路中，当引线长度大于电磁波波长的1／20时，就产生天线效应。此外，时钟信号也会受其它噪声的干扰而引起时基抖动。时基抖动是高速ADC应用设计中的主要噪声源。恰当的时钟电路设计能明显改善数据采集的SNR。  

混合电路中都有数字逻辑门。当逻辑门的输出状态(高、低电平)改变时，由于逻辑门自身结构的原因和逻辑门输出端存在负载电容的原因，会引起电源 电流尖峰脉冲，从而形成所谓的△，噪声。测试表明，一个逻辑门引起的电源电流尖峰脉冲可达4OmA一50 mA。
1、噪声是由逻辑器件自身的电路结构决定的，是固有的。
2、噪声同时产生传导干扰和辐射干扰。逻辑器件产生的传导干扰主要通过电源线、信号线、接地线等金属导线传播；产生的辐射干扰主要通过器件辐射或充当天线的互连线辐射的方式传播。传导干扰强度与频率成正比；辐射干扰强度与频率平方成
正比。
3、噪声是一种宽带干扰源。频谱宽度BW与逻辑器件的上升时间t 的关系可表示为BW=1／耵￡ 。实际的辐射频率范围可达到BW的1O倍以上。例如，t =2 ns时，BW=159 MHz，实际辐射频率范围可达1．6 GHz以上。可见，逻辑器件的工作速度越高，对应逻辑脉冲所占频谱越宽。
当系统中有多个门电路同时转换工作状态时，电源的瞬时尖峰电流可能达到很大的数值，可能引起极强的△，噪声。系统的电路规模越大，这种情况出现的可能性越大。
4、噪声以多种方式干扰或破坏数字电路和模拟电路的正常工作(具体讨论参考文献[1])。而 且，随着数字Ic和数字系统向大规模、高集成度、高速度、低工作电压等方向发展，△，噪声已逐步成为高速混合电路中主要电磁辐射源之一，并成为影响高速混合电路EMC性能的主要因素之一。
  
既然这类设备的高速率时钟能发射很强的骚扰源，那么我们是否可以降低时钟速率？改变时钟的能量频谱分布？改变时钟的工作方式？更或者改变时钟的位置及相关走线？这都是我们在EMC整改过程中要考虑的问题。

我们都知道时钟源可以通过两种方式产生电磁干扰。同步时钟的重复特性以及没有正确端接的线路都会产生电磁干扰。时钟的能量是通过天线辐射进入电磁场的。这里指的天线包括各种形式：PCB线路、PCB返工线、未经充分屏蔽的元件、连接器、缆线(屏蔽或非屏蔽)以及未正确接地的设备等。在高速数字系统中，固定频率的时钟是主要的电磁干扰源。这是因为，这些时钟总是在一个固定的频率下工作，这将使能量增加到更高的级别。而非重复性信号或是异步信号不会产生如此多的电磁干扰。随着更高的数据速率要求更快的时钟频率，信号的边沿率(即上升时间和下降时间)也随之提高。较快的边沿率将使辐射信号的能量级别增加更多。导致电磁干扰的第二个原因是时钟线路没有正确端接。阻抗不匹配将会导致线路信号出现正向或负向的过冲，在这种情况下辐射能量将会增加，增加的幅度取决于正负向过冲的严重程度。如果严重的过冲导致了十到二十个节点，可能就无法通过FCC符合标准测试。

对于经验丰富的工程师来说，在数字系统中有许多种方法可用于解决电磁干扰问题。设计者可以选择屏蔽设计、信号过滤或是消除干扰源能量的方法来解决问题，这些方案可以单独使用，也可以和其他方案配合使用。第一种方法为屏蔽，这并不是一种电气解决方案，而只能称得上是一种机械上的执行方案。屏蔽是采用金属包装的方式将元器件、电路、组合件、电缆或整个系统的干扰源包围起来，防止干扰电磁场向外扩散。过去经常采用屏蔽方案，但是有时这种方案的成本较高；而且对于发热量比较大的电路系统，加上屏蔽盒会影响散热，没有良好的散热这对产品来说是非常致命的，过热甚至会损伤器件或系统。还有，一旦在产品发布之前发现电磁干扰问题，如果采用屏蔽方案，屏蔽盒的安装将成为一个难题。其他两种方法为滤波和降低功率都是采用将产生电磁干扰辐射的线路隔离的方法。为了确定究竟是哪一条或是哪几条线路导致了电磁干扰，应进行消声室测试或是电磁干扰仿真。测试得到的辐射报告将确定在哪些频率上的电磁干扰超标，这些频率通常被称为干扰点。一旦确定了这些频率(以及其谐波频率)，就可找到导致干扰的时钟线路，这里可以从时钟信号是否端接、时钟驱动器的选择、时钟驱动器的选择、降低时钟边沿转换率来考虑。

因此针对时钟电路的EMC设计，我们提出了如下的建议。由于目前已有许多以机械结构或是改变电路布局方式的电磁波干扰防治解决方案，但是这些解决方案都耗时费事，若能在电路设计上的小细节多加留意，就可以有效地预防电磁波噪声的产生。时钟信号若是没有被正确的端接，或是时钟器件具有快速的瞬时特性，都会产生大量的电磁波噪声。若要控制电磁波噪声的产生，必须考虑下列几项原则：正确的端接所有的时钟信号；尽量采用边缘上升速率较低的时钟缓冲器件；在时钟线路中采用滤波电容；在高速的电路中采用时钟扩频技术。

除了以上运用的方法，我们还可以用一些措施来减小时钟电路以及时钟线路的电磁辐射，如时钟信号走线长度尽可能短，线宽尽可能大，与其他线间距尽可能大，紧靠器件布局布线，必要时可以走内层；时钟产生器尽量靠近使用该时钟的器件。在某些情况下，可以采取对时钟线路添加保护性线路，即在时钟线两边铺设两条接地线进行屏蔽。时钟电路和高频电路是主要的干扰和辐射源，一定要单独安排、远离敏感电路。时钟输出布线时不要采用向多个器件直接串行地连接(称为菊花式连接)；而应该经时钟缓冲器分发后向多个器件直接提供时钟信号。石英晶体下面以及对噪声敏感的器件下面不要走线，且石英晶体振荡器外壳要接地。时钟线要严格地控制阻抗，如果能从内层走线则最好(可减小干扰)，尽量少用过孔。保证时钟信号返回路径的完整性，使信号返回路径的环路面积最小，减小电磁辐射。各类时钟IC芯片的接地引脚要就近接地。只要在电路设计上遵守这些简单的规则，就可以最低的成本和最短的时间内有效地控制电磁波辐射，提高产品的竞争力。