靠得很近的地线面和电源面（内部电感及连接电感都较低）能提供一定的电容量，并且在1GHz以下不会出现谐振。在一块FR4 PCB中，两块距离为0.15mm的平面可以提供23pF/cm2的电容值，其性能与高品质射频电容器相似。如果将相邻的0V与电源平面用SMD陶瓷电容（最好是COG和NPO介质）连接起来，就可以在10 — 100MHz的频率范围取得非常理想的去耦效果。有时也许需要两种不同的电容值（例如100nF和1nF）。关键的一点是保证IC电源引脚到去耦电容，再到地线平面这一路径的连接电感最小，并且电容器要靠近IC芯片安装。常见的将IC芯片的电源引脚与去耦电容相连，然后再连到地线面上的方法不能很好地利用平面电容。
当将两只电容并联起来时，就会发生高Q值（谐振峰很尖）并联谐振现象，其后果是在此频率阻抗很大。在装有大量解耦电容的PCB上，这个问题很容易处理，因为对于每一个高Z（阻抗）谐振的尖峰，都有许多条低Z值的替换路径，这就减轻了这种影响。一个思路是：在没有IC芯片的大面积区域里安装10 — 100pF的去耦电容，进一步减小并联谐振造成的影响。并联谐振的谐振波峰极其尖锐，并且通常不与任何谐波频率重迭，因此一般没有什么影响。但对于新开发的产品，如果忽略这个问题，还是有一定风险的。
在去耦电容较少的场合，并联谐振问题更易发生，例如，小块电路单独从一电源面取得能量的场合。这个问题可以通过在较大的电容的引线上安装一只小电阻（比如1奥姆）或小磁珠（最好是采用SMD封装的，而且应使其走线最短）来解决。也可以额外多加一些不同容值的电容。
平行PCB平面边缘处的特征阻抗突变会在半波长整数倍的频率处产生谐振。例如，对一块150mm宽或长的光板PCB而言，第一次谐振的频率大约在500MHz左右。当PCB板上装上去耦电容后（会使平面中电磁波的传播速率降低），其谐振频率会逐渐降低。PCB不同部分的高阻抗可以通过安装许多去耦电容来加以控制。因此，在大面积的PCB平面和较少的去耦电容的条件下工作的高频电路似乎更容易出问题。建议在PCB大面积平面的边缘一周上安装1—10nF的去耦电容，这样可以减弱这种影响。
图5E举例说明了电源如何取得良好去耦作用的一个时域视图。瞬时电流的大约第一个纳秒仅由地线/电源平面之间的电容来提供，1—3ns期间则由安装在近旁的10nf以下的SMD陶瓷电容来提供。
更大（或更远）的电容仅能在至少3ns后满足提供电流。电容量电容（如钽电容）仅在大约20ns后才能提供较大的电流，即使这些电容安装芯片的附近（非陶瓷电介质和电解质对瞬态电流反应较慢，这是因为电介质的吸收效应，也即是电介质的记忆能力或电介质的弛豫现象）。
PCB制作工艺是很重要的，在相邻的电线和电源平面间用一种特殊的电介质以增加其电容，这样可以省去许多小容量去耦电容。三端或“馈通”SMD去耦电容比普通两端电容的自谐振频率高得多，但却相当昂贵。也有安装在引脚式IC芯片下面的片式电容，但这也是极昂贵的，也许最适宜用来改善现有的PCB板。
5.4.3 没有电源面的去耦
对于没有电源面的线路板，获得足够去耦效果的一个办法是将IC芯片的去耦电容的一端通过又短又宽的走线连接到芯片的电源引腿上，然后再用一根细的走线（目的是增加电感）或通过磁珠将电容的这一端与电源线相连，但要保证走线能承受IC芯片的额定电流。采用三端或高性能电容效果更好，这样只用一只去耦电容就可获得较高的自谐振频率。不过这项技术仍需要一个0V平面。如果需要大量的磁珠或昂贵的电容器，那么采用多层电路板是一个更经济的方法。
5.5 传输线
传输线从信号源到负载端具有可选择的特征阻抗Z0，而且与所有其它的连接不同，不管其长短如何都不会发生谐振。在线路板上，通过控制材质和尺寸，并精确地控制源端和/或负载端的终端阻抗，可以很容易地模拟出传输线。这些传输线也可通过适当的阻抗可控电缆和连接器延伸到PCB板之外（如有必要）。
据一般经验，在信号前沿到达其轨迹最远程的时间超过其上升或下降时间的一半时，需要使用传输线来保证信号不失真。例如，肖特基TTL器件的标称上升时间为3ns，3ns时间内，在FR4材料的线路板中，信号可以传播450mm远的地方，因此，应对225mm或更长走线中的这些信号实施传输线技术。不过，这只是一般的经验，在未真正弄清其缺点之前，可能会引发一些问题。
电子元器件参数手册上所附的输出端的上升/下降时间均是最大值，大多数组件的状态转换时间要快得多。最好是对不同批次的许多组件进行测量。而且，由于传输在线所连接的组件不可避免的呈现电容性，这使信号的实际传播速度低于光板上的传播速度。因此实际允许的传输线长度应比以上规则建议的长度短得多，其目的仅仅是为了保证数字信号的完整性。
为了改善电磁兼容性，和/或取得平坦的频率响应特性，当PCB走线的长度达到保证信号完整所允许的长度的一半以下时，就需要采用传输线技术。考虑到各方面的影响，我们会发现，对于3ns上升/下降时间的信号，如果信号线长度大于50mm（可能更短些），就应该采用传输线技术。
传输线技术通常在以下几个场合应用：时钟线和高速数据总线、必须传输很远的低速信号，比如SCSI和USB；甚至速度更低的通讯信号，如10base-T以太网和RS485。
IEC 1188-2:1998用大量篇幅详细阐述了用PCB走线构建各种传输线的方法，同时也指出了具体的实施方案和检验办法。这里只讲述两种最常用的传输线实施技术。不用PCB平面也可模拟出传输线，一般是对回流电流采用专门的PCB走线，但缺乏细心和专业的电磁兼容设计知识，这种方法导致的产生走线密度增加往往比采用PCB平面更易出问题。
第一个例子是表面微带线（如图5F示），其特征阻抗Z0可由如下公式给出：
式中，(r是PCB基板的相对介电常数（对FR4而言，在100MHz时，其典型值为4.4），B是PCB走线宽度，C为采用的铜箔厚度，H为PCB基板厚度。其传播速率是:
图5F 表面微带线
第二个例子是对称带状线（如图5G所示），它使用两个参考面：
对称带状线的传播速率是：
带状线比微带线稍微慢些，但其串扰和泄漏都极小，因此，最适宜用在电磁兼容要求较高的场合。
如果有容性负载(典型值为每个门电路几pF)，可以用下面的因子对上述公式进行修正：
式中,Cd是容性负载的总和，Z0为导线(未接负载时)初始特征阻抗， C0为导线（未接负载时）的特征电容，IEC 1188-2:1998中给出了基本计算公式。这时，传输线的传输速率降低为如下公式所示的结果：
式中v0是初始（未接入负载）速率。最高速信号（或者关键信号）应布置在邻近OV平面的地方，最好是与电源面相邻的。极少数重要信号可以布置在已经良好去耦且噪声不太大的电源面邻近。该电源面必须是与该信号的IC芯片相关的。
传输线在其任意的参考平面上绝对不能有任何断裂，开口或裂痕，因为这些因素会引起特征阻抗Z0发生突然的改变。传输线也应与任何断裂、开口、裂痕或参考面边缘尽可能远离。要降低传输线间的串扰，需要使邻近的传输线间隔至少为其线宽的三倍以上。对于十分重要或敏感的信号（例如无线电天线馈入信号），可以通过使用对称的带状线，并在其信号线的两侧用紧密相连的过孔将两层0V参考面连接起来获得额外的好处。但这样这需要用不同于上述z0的计算公式来计算z0。
高速信号或其它关键信号的传输线不能更换走线板层。这就是说，应该首先布置时钟线，同时移动周围的组件使时钟线的环路面积最小。其次是布置高速总线、快速数据通信线等，这些信号的走线也集中在同一层内，最后，布置其它外围电路（信号完整性或电磁兼容性要求相对较低的电路），并视具体情况更换走线层。
5.5.1 传输线实现技术
标准的FR4 PCB材料具有极小的相对介电常数（），在1MHz的频率处接近4.7，随着频率增加线性减小，在1GHz时为4.2。的实际值的允许偏差为±25%。只需增加极少额外成本或根本不增加成本即可对FR4的数值进行控制，但如果不明确指出，PCB制造商就不会用这些数值。PCB制造商以标准厚度的迭片生产，这些数据（考虑生产误差）应在设计开始前就知道。然后可以确定PCB走线宽度来在电介质厚度范围内获得所需的特征阻抗值z0。加工完毕的PCB走线宽度通常比光绘原图上的走线宽度小1/1000英寸。对于频率大于1GHz的信号，必须采用其它的介电材料而非FR4，比如微波专用材料。
5.5.2 传输线的端接技术
“传统”射频传输线一般是在信号源与负载端以其阻抗z0（考虑源和负载的内部阻抗）来实现端接。尽管这是一个理想且在有些场合十分必要的技术，但它会使接收电压减半，因此多数普通模拟和数字电路都采用低阻信号源和高阻负载，并仅在传输线的一端进行端接以保持信号电平。
射频工程技术人员经常采用电抗性组件或仅仅一段PCB走线来对传输线进行端接，但宽带模拟和常规数字元信号需要单独的电阻，最好是采用高频性能极佳的SMD组件。为了从SMD电阻得到最好的效果，它们必须采用图5C所示的低电感技术连接到参考面。
图5H给出了一些常用的端接方法。传统的射频端接仍旧可用于高速底板系统、SCSI和以太网等串行或并行数据电缆上。
如果信号线局限在单一PCB板上，可在传输线的驱动端采用串联（源端）端接，电阻的阻值等于传输线的特征阻抗z0。这种方法的最大优点是耗能少，最适合于远程只有单个负载组件的场合。如果在传输在线分布着多个负载，则这些负载会遭受到"反射波转换"，因此需要降低其响应速度以防止产生错误的时钟信号。
当传输在线分布着多个负载组件，并且它们要求快速响应时，可在传输线远程采用并联（旁路，或负载）端接。图5H示出了连接到0V平面的终端电阻，但一些逻辑系列的组件采用其它参考电压（例如ECL用正极平面）。并联端接会消耗相当多的能量，这会使一些IC芯片输出端的负担过重。
并联端接的变形电路是“Thevenin”和RC网络。Thevenin端接中使用的电阻要使其并联阻值为z0，并使其连接点处的直流电压等于平均线电压，以减小功率消耗。Thevenin端接需要在所考虑的全频率范围内有一个经过去耦的电源平面，因此需要在近旁设置去耦电容。RC网络端接方法中采用10 — 620pf（典型值）的电容，仅在高频时对传输线的一端进行端接。由于电容本身存在的问题（前面讨论过），RC端接很难达到与并联电阻或Thevenin端接同样的高频性能。
“有源端接”采用稳压器驱动一个附加的电源平面。并行传输线端接点连到这个面上，这个面必须对在关心的整个频率范围内正确地去耦。与Thevenin方法在电路上是等效的，通过使稳压器工作在AB类，可以节省能量。
如果传输线双向驱动，端接电阻（串联或并联）的折衷位置是在传输线的中部，这种传输线的长度应很短，而且不能达到所建议工作速率。
当“星形”连接许多单独的串联端接的传输线时，要么选择一只端接电阻，使总的源阻抗等于所有主要传输线的并联连接阻抗，要么采用一只电阻来匹配每条传输线。后者更好一些。也可以采用星形结构来驱动多个并联端接的传输线。不管在怎样的情况下，信号源一定要能够驱动所有传输线并联后的z0值。
许多普通的CMOS或TTL集成电路芯片不是设计成用来驱动传输线的，既没有驱动能力，其输出阻抗在输出状态不同时也不相等。最好是选择较高z0值的传输线以减小信号电流。目前，越来越多的组件能有效地驱动传输线。例如有的底板总线驱动IC芯片具有25的输出阻抗，能够“星形”驱动四只单独的100或六条150的传输线。目前，一些组件具有芯片级的DC/DC转换器，这会使其空载输出达到正确逻辑电平的两倍，这样，当按传统方式进行端接时，接收端的逻辑电平是正确的。
常用的一种技术是，在PCB某一层中水平布置数字总线，为了与负载相连，通过“竖短线”穿到另一层，由于“竖短线”形成了900拐角，这样会损坏传输线。除非竖短线的长度保持为整根走线长度的1/20以下。这种长度有时是不现实的。因此采用从源顺序连接到每个负载（并联端接）的“菊花链”走线方式通常是最好的总线布局技术。
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